Über diesen Kurs
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Flexible Fristen

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Stufe „Mittel“

Ca. 15 Stunden zum Abschließen

Empfohlen: 4 weeks of study, 8-12 hours/week...

Englisch

Untertitel: Englisch

Kompetenzen, die Sie erwerben

Writing Code in VerilogSimulating FPGA DesignsDesigning FPGA LogicDesigning Test BenchesWriting code in VHDL

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Lehrplan - Was Sie in diesem Kurs lernen werden

Woche
1
11 Stunden zum Abschließen

Basics of VHDL

10 Videos (Gesamt 48 min), 2 Lektüren, 7 Quiz
10 Videos
Why Learn VHDL?1m
FPGA Design Flow3m
Intro to VHDL: Finite State Machine3m
How to speak VHDL, first phrases6m
VHDL Assignments, Operators, Types3m
VHDL Rules and Syntax, Interface Ports3m
VHDL in ModelSim: Download and Install3m
VHDL in ModelSim: Adding to your Toolkit6m
Submitting VHDL Programming Assignments11m
2 Lektüren
Misson 2-001: Week 1 Readings2h
Files for Week 1 Programming Assignments10m
2 praktische Übungen
VHDL Find the Code Errors30m
Module 1 Quiz30m
Woche
2
12 Stunden zum Abschließen

VHDL Logic Design Techniques

10 Videos (Gesamt 52 min), 2 Lektüren, 6 Quiz
10 Videos
Combinatorial Circuits4m
Synchronous Logic: Latches and Flip Flops4m
Synchronous Logic: Counters and Registers6m
Buses and Tristate Buffers3m
Modular Designs: Components, Generate and Loops in VHDL3m
Test Benches in VHDL: Combinatorial8m
Test Benches in VHDL: Synchronous5m
Memory in VHDL7m
Finite State Machines in VHDL8m
2 Lektüren
Week 2 Readings2h
Files for Week 2 Programming Assignments10m
1 praktische Übungen
Module 2 Quiz30m
Woche
3
7 Stunden zum Abschließen

Basics of Verilog

9 Videos (Gesamt 92 min), 2 Lektüren, 6 Quiz
9 Videos
Your First Verilog phrase11m
Verilog Rules and Syntax; Keywords and Identifiers; Sigasi/Quartus editing12m
Verilog Statements and Operators16m
Verilog Modules, Port Modes and Data Types10m
Verilog Structure10m
Testing with ModelSim5m
Verilog Evaluation11m
Submitting Verilog Programming Assignments10m
2 Lektüren
Week 3 Readings1h 10m
Files for Week 3 Programming Assignments10m
2 praktische Übungen
Verilog Find the Errors20m
Module 3 Quiz30m
Woche
4
10 Stunden zum Abschließen

Verilog and System Verilog Design Techniques

10 Videos (Gesamt 48 min), 2 Lektüren, 6 Quiz
10 Videos
Combinatorial Circuits5m
Synchronous Logic: Latches and Flip Flops3m
Synchronous Logic: Counters and Registers5m
Buses and Tristate Buffers3m
Modular Design in Verilog3m
Testbenches in Verilog7m
Testbenches in Verilog II2m
Memory with Verilog4m
Verilog Finite State Machines7m
2 Lektüren
Week 4 Readings15m
Files for Week 4 Programming Assignments10m
1 praktische Übungen
Module 4 Quiz30m

Dozenten

Avatar

Timothy Scherr

Senior Instructor and Professor of Engineering Practice
Electrical, Computer, and Energy Engineering
Avatar

Benjamin Spriggs

Lecturer and Scholar of Engineering Practice
Electrical, Computer, and Energy Engineering

Über University of Colorado Boulder

CU-Boulder is a dynamic community of scholars and learners on one of the most spectacular college campuses in the country. As one of 34 U.S. public institutions in the prestigious Association of American Universities (AAU), we have a proud tradition of academic excellence, with five Nobel laureates and more than 50 members of prestigious academic academies....

Häufig gestellte Fragen

  • Sobald Sie sich für ein Zertifikat angemeldet haben, haben Sie Zugriff auf alle Videos, Quizspiele und Programmieraufgaben (falls zutreffend). Aufgaben, die von anderen Kursteilnehmern bewertet werden, können erst dann eingereicht und überprüft werden, wenn Ihr Unterricht begonnen hat. Wenn Sie sich den Kurs anschauen möchten, ohne ihn zu kaufen, können Sie womöglich auf bestimmte Aufgaben nicht zugreifen.

  • Wenn Sie ein Zertifikat erwerben, erhalten Sie Zugriff auf alle Kursmaterialien, einschließlich bewerteter Aufgaben. Nach Abschluss des Kurses wird Ihr elektronisches Zertifikat zu Ihrer Seite „Errungenschaften“ hinzugefügt – von dort können Sie Ihr Zertifikat ausdrucken oder es zu Ihrem LinkedIn Profil hinzufügen. Wenn Sie nur lesen und den Inhalt des Kurses anzeigen möchten, können Sie kostenlos als Gast an dem Kurs teilnehmen.

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